⚡ 第11课：跨时钟域问题

一、什么是跨时钟域？

当信号从一个时钟域传递到另一个时钟域时，就产生了跨时钟域（Clock Domain Crossing, CDC）问题。这在现代SoC中几乎不可避免——CPU、内存控制器、外设接口、时钟管理单元各自运行在不同频率的时钟下。

二、亚稳态的物理机制

亚稳态（Metastability）是CDC问题的物理根源。当触发器的数据输入在时钟采样窗口（建立时间-保持时间）内变化时，输出可能既不是0也不是1，而是停留在中间电平。

三、CDC问题的分类

3.1 单比特CDC：控制信号

单比特信号跨域只需解决亚稳态问题，两级同步器足够：

// cdc_single_bit.v
// 单比特CDC同步器
// 适用于：控制信号、使能信号、中断信号
module cdc_single_bit (
    input  wire clk_dst,    // 目标时钟域
    input  wire rst_n,
    input  wire sig_src,    // 源域信号
    output wire sig_dst     // 同步后的信号
);

    reg sig_d1, sig_d2;

    always @(posedge clk_dst or negedge rst_n) begin
        if (!rst_n) begin
            sig_d1 <= 1'b0;
            sig_d2 <= 1'b0;
        end else begin
            sig_d1 <= sig_src;   // 第一级：可能亚稳态
            sig_d2 <= sig_d1;    // 第二级：大概率已稳定
        end
    end

    assign sig_dst = sig_d2;

endmodule

3.2 多比特CDC：数据总线

多比特信号不能简单逐位同步——各位到达目标域的时间可能不同，导致采样到不一致的数据：

// cdc_multi_bit_mux.v
// 多比特CDC：MUX同步方案
// 源域数据稳定后，通过使能信号通知目标域采样
module cdc_multi_bit_mux #(
    parameter WIDTH = 8
)(
    input  wire             src_clk,
    input  wire             dst_clk,
    input  wire             rst_n,
    // 源域接口
    input  wire [WIDTH-1:0] data_src,
    input  wire             data_valid_src,
    // 目标域接口
    output reg  [WIDTH-1:0] data_dst,
    output reg              data_valid_dst
);

    // 源域：数据有效时产生脉冲
    reg valid_toggle_src;
    always @(posedge src_clk or negedge rst_n) begin
        if (!rst_n)
            valid_toggle_src <= 1'b0;
        else if (data_valid_src)
            valid_toggle_src <= ~valid_toggle_src;  // 翻转产生边沿
    end

    // 目标域：同步toggle信号，检测边沿
    reg toggle_d1, toggle_d2, toggle_d3;
    always @(posedge dst_clk or negedge rst_n) begin
        if (!rst_n) begin
            toggle_d1 <= 1'b0;
            toggle_d2 <= 1'b0;
            toggle_d3 <= 1'b0;
        end else begin
            toggle_d1 <= valid_toggle_src;
            toggle_d2 <= toggle_d1;
            toggle_d3 <= toggle_d2;
        end
    end

    wire toggle_edge = toggle_d2 ^ toggle_d3;

    // 边沿到达时采样数据（此时源域数据已稳定）
    always @(posedge dst_clk or negedge rst_n) begin
        if (!rst_n) begin
            data_dst       <= {WIDTH{1'b0}};
            data_valid_dst <= 1'b0;
        end else begin
            data_valid_dst <= 1'b0;
            if (toggle_edge) begin
                data_dst       <= data_src;
                data_valid_dst <= 1'b1;
            end
        end
    end

endmodule

四、CDC问题的时序约束

# 1. 定义两个时钟
create_clock -period 2.0 -name wr_clk [get_ports wr_clk]
create_clock -period 5.0 -name rd_clk [get_ports rd_clk]

# 2. 设置跨域为异步（false_path）
set_false_path -from [get_clocks wr_clk] -to [get_clocks rd_clk]
set_false_path -from [get_clocks rd_clk] -to [get_clocks wr_clk]

# 3. 或使用时钟组（更严格，双向）
set_clock_groups -asynchronous -group wr_clk -group rd_clk

# 4. 同步器最大延迟约束
set_max_delay -from [get_cells sync_d1_reg] \
              -to   [get_cells sync_d2_reg] 2.0

五、CDC审查清单

六、MTBF深度分析

平均无故障时间是衡量CDC可靠性的核心指标。让我们深入推导MTBF公式：

6.1 不同工艺的MTBF对比

6.2 提升MTBF的策略

// sync_nff.v
// 参数化N级同步器
// N=2为标准，N=3用于高可靠性场景
module sync_nff #(
    parameter WIDTH = 1,
    parameter STAGES = 2
)(
    input  wire             clk,
    input  wire             rst_n,
    input  wire [WIDTH-1:0] d,
    output wire [WIDTH-1:0] q
);

    reg [WIDTH-1:0] sync [0:STAGES-1];
    integer i;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            for (i = 0; i < STAGES; i = i + 1)
                sync[i] <= {WIDTH{1'b0}};
        end else begin
            sync[0] <= d;
            for (i = 1; i < STAGES; i = i + 1)
                sync[i] <= sync[i-1];
        end
    end

    assign q = sync[STAGES-1];

endmodule

七、关键概念总结