核心概念: 不再做一个大芯片，而是将不同功能 (CPU/GPU/IO/AI加速) 做成独立小芯片 (Chiplet)，通过高速互连封装在一起。
TAM 细分 (2025):
• 先进封装服务 (CoWoS/SoIC): $1.2B (38.7%) — TSMC 垄断
• Chiplet 设计自动化 (EDA): $0.6B (19.4%) — Synopsys/Cadence
• 互连 IP (UCIe/PCIe/CXL): $0.5B (16.1%) — Synopsys/Arm
• 测试/验证: $0.4B (12.9%) — 封装级测试是新需求
• 架构探索工具: $0.2B (6.5%) — 新兴市场
• 其他: $0.2B (6.5%)
为什么重要:
1. 摩尔定律放缓: 大芯片良率低 (40% 以下)、成本高。Chiplet 用小芯片组合，良率 90%+
2. 混合工艺: CPU 用 3nm，IO 用 7nm，混合封装节省 30-50% 成本
3. UCIe 标准: 统一互连协议让不同厂商的 Chiplet 可以互操作 — "乐高化"
4. AI 需求爆发: NVIDIA H100/B200 都是 Chiplet 设计，先进封装产能严重不足
| 公司 | 融资额/估值 | 阶段 | 核心产品 | 投资方 | 最新轮次 |
|---|---|---|---|---|---|
| TSMC | — (上市公司, 市值 $800B+) | — | CoWoS/SoIC 先进封装 | — | — |
| Intel | — (上市公司) | — | EMIB/Foveros + IFS 代工 | — | — |
| Synopsys | — (上市公司, 市值 $80B+) | — | 3DIC Compiler + UCIe IP | — | — |
| Cadence | — (上市公司, 市值 $70B+) | — | Allegro + 3D-IC 平台 | — | — |
| Alphawave Semi | — (上市公司) | 上市 | UCIe/CXL IP 核 | — | — |
| Rambus | — (上市公司) | — | 互连 IP + 安全 | — | — |
| Ayarlabs | $40M | C轮 | 光互连 Chiplet | Intel, GlobalFoundries | 2023 C轮 |
| Zettaflops | $5M | 种子轮 | Chiplet 互连仿真 | — | 2024 种子轮 |
| 维度 | AMD MI300X | NVIDIA B200 | Intel Meteor Lake | Apple M4 | Meta MTIA v3 |
|---|---|---|---|---|---|
| Chiplet 数 | 13 (8x HBM3e + 5x CCD/IOD) | 2 (GPU + HBM) | 4 (Compute + GPU + SOC + IO) | 2 (Compute + IO) | 2+ (AI加速 + IO) |
| 互连 | Infinity Fabric | NVLink + custom | Foveros + EMIB | InFO + custom | UCIe |
| 封装 | TSMC CoWoS | TSMC CoWoS-L | Intel Foveros | TSMC InFO | TSMC CoWoS |
| 混合工艺 | 5nm + 6nm | 4nm + 4nm | Intel 4 + TSMC N5/N6 | 3nm + N/A | 5nm + 7nm |
| 目标市场 | AI 数据中心 | AI 训练/推理 | 消费 PC | 消费/专业 | AI 推理 |
痛点: 互连信号完整性/热分析仿真工具极贵 (Ansys/Synopsys 年费 $500K+)。小团队买不起。
轻资产路径: 云仿真 SaaS — 上传设计 → 互连仿真+热仿真 → 结果 API
MVP: 4 个月。先做 UCIe 互连信号完整性快速仿真。
启动成本: <$5K
1人可行: ⚠️ 需要电磁仿真专业知识
关键技能: 电磁仿真、封装设计、云 HPC
定价参考: $5K-50K/仿真 或 $2K-20K/月订阅
痛点: 哪些功能应该做成 Chiplet？如何划分？成本 vs 性能 vs 良率如何权衡？缺乏系统性工具。
轻资产路径: 架构探索 SaaS — 输入功能需求 → 自动评估 Chiplet vs Monolithic → 成本/性能/良率最优解
MVP: 3 个月。先做 2-Chiplet vs Monolithic 的成本良率模型。
启动成本: <$5K
1人可行: ✅ 核心是建模+优化算法
关键技能: 芯片架构、建模、优化
定价参考: $1K-10K/评估 或 $5K-50K/年
痛点: UCIe 互连 IP 和验证是刚需，但实现复杂。很多团队从零开发 UCIe 控制器，浪费时间。
轻资产路径: UCIe IP 核 (RTL) + 验证套件。类似 ARM 的 IP 授权模式，但更便宜。
MVP: 4 个月。先做 UCIe Die-to-Die 适配器 IP。
启动成本: <$5K (RTL 代码)
1人可行: ✅ 核心是 RTL 设计 + 验证
关键技能: UCIe 协议、RTL 设计、验证
定价参考: $50K-500K/授权 或 开源+商业支持
痛点: Chiplet 封装后测试 (Known Good Die + 互连测试) 是瓶颈。缺乏自动化测试方案。
轻资产路径: 测试方案 SaaS — 自动生成 Chiplet 测试向量 + 互连测试策略
MVP: 3 个月。先做 UCIe 互连通断测试方案生成。
启动成本: <$5K
1人可行: ✅ 核心是测试向量生成算法
关键技能: DFT、Chiplet 测试、自动化
定价参考: $10K-100K/项目
痛点: 设计者需要找到合适的 Chiplet 供应商 (IP/封装/测试)，信息极度分散。
轻资产路径: 匹配平台 — Chiplet 供应商目录 + 需求匹配 + RFQ
MVP: 2 个月。先做 UCIe IP + 先进封装供应商目录。
启动成本: <$3K
1人可行: ✅ 核心是目录+匹配
关键技能: Chiplet 生态、供应链、平台
定价参考: 免费(基础) + 匹配佣金 5-10%
| 公司 | 核心产品 | 定位 | 出海策略 | 海外挑战 |
|---|---|---|---|---|
| 长电科技 | 先进封装 (XDFOI) | 中国先进封装 #1 | 已有海外客户 | TSMC 技术差距 |
| 通富微电 | 先进封装 | AMD 封装伙伴 | 跟随客户 | 产能规模 |
| 华天科技 | 先进封装 | 国内封装三强 | 研究阶段 | — |
| 芯原股份 | Chiplet IP 平台 | 半导体 IP | 已有海外客户 | 品牌/规模 |
| 中科院微电子所 | Chiplet 研究 | 学术研究 | 学术合作 | 商业化 |
独特优势: 中国有全球最大封装产能 + 先进封装是中国芯片自主化的关键突破口 + AI 芯片需求推动。
可行出海路径:
1. 先进封装服务 — 长电/通富已有海外客户，但与 TSMC CoWoS 技术差距仍大
2. UCIe IP — 中国 IP 公司可提供更便宜的 UCIe IP 核
3. Chiplet 设计服务 — 帮全球客户做 Chiplet 架构设计和集成
核心挑战: TSMC CoWoS 垄断先进封装; 中国封装技术落后 2-3 代; 出口管制风险。
| 风险类别 | 严重度 | 描述 | 应对策略 |
|---|---|---|---|
| 封装垄断 | 🔴 极高 | TSMC CoWoS 垄断 90%+ 先进封装市场 | 专注设计/仿真软件层，不碰封装制造 |
| 设计复杂度 | 🟠 高 | Chiplet 互连/热/信号设计远复杂于单芯片 | 这正是工具机会 — 做设计自动化工具降低门槛 |
| 标准不确定性 | 🟠 高 | UCIe vs CXL vs 私有互连，标准未统一 | 支持多标准，做 "互连无关" 工具 |
| 市场规模有限 | 🟡 中 | Chiplet 设计工具市场远小于整体 EDA | 先做小而专的市场，再扩展 |
| 验证困难 | 🟡 中 | 封装后测试 (KGD) 是业界难题 | 测试即服务是机会而非风险 |
现状: TSMC CoWoS 产能严重不足，2024 年产能约 30 万片/月，AI 芯片需求超过 50 万片/月。交期 6-12 个月。
TSMC 计划 2025-2026 将 CoWoS 产能扩至 60-80 万片/月，但仍可能不够。
Intel IFS 和 Samsung 正在追赶，但良率远低于 TSMC。
影响: CoWoS 产能是整个 Chiplet 产业链的瓶颈。封装产能不足限制了 Chiplet 市场增速。
这也意味着中国先进封装 (XDFOI) 有追赶窗口。
| 方向 | 开发成本/月 | 云服务器 | 数据/工具成本 | 首年总成本 | 盈亏平衡 | 关键变量 |
|---|---|---|---|---|---|---|
| 互连仿真 SaaS | $0 (自研) | $1K-5K | 仿真引擎 ¥50K | $30K-80K | 5-15 客户 | 仿真精度 |
| 架构探索工具 | $0 (自研) | $300-1.5K | 模型数据 ¥20K | $15K-30K | 10-30 客户 | 模型准确度 |
| UCIe IP 核 | $0 (自研) | $300-1.5K | 仿真验证 ¥20K | $15K-30K | 3-10 授权 | IP 质量/验证 |
| 测试即服务 | $0 (自研) | $300-1K | 测试模型 ¥10K | $10K-20K | 10-30 项目 | 测试覆盖率 |
| 供应链平台 | $200-500 | $200-800 | 数据收集 ¥5K | $8K-15K | 50-200 RFQ | 供应商覆盖 |
| 时间 | 里程碑 | 影响 |
|---|---|---|
| 2017 | AMD EPYC 发布首个 Chiplet CPU | 🟢 Chiplet 商业化元年 |
| 2019 | Intel 发布 EMIB + Foveros 封装技术 | 🟢 3D 封装成为选项 |
| 2022.03 | UCIe 联盟成立 — 统一 Chiplet 互连标准 | 🟢 Chiplet "乐高化" 标准起步 |
| 2023.06 | AMD MI300X 发布 — 13 个 Chiplet | 🟢 最大规模 Chiplet 产品 |
| 2023.12 | NVIDIA H200 采用 CoWoS — 产能瓶颈显现 | 🔴 先进封装供不应求 |
| 2024.03 | NVIDIA B200 发布 — 4nm Chiplet | 🟢 AI Chiplet 新标杆 |
| 2024.06 | UCIe 2.0 规范发布 — 支持更高速互连 | 🟡 互连标准继续演进 |
| 2024.09 | 中国长电科技 XDFOI 量产 | 🟡 中国先进封装追赶 |
| 2025 预测 | TSMC CoWoS 产能翻倍 | 🟢 封装瓶颈缓解，Chiplet 设计需求释放 |
| 2026 预测 | 首款 UCIe 互操作多供应商 Chiplet 系统 | 🟢 Chiplet "乐高化" 真正实现 |
| 协议 | 发起方 | 带宽 | 延迟 | 开放性 | 适用场景 | 成熟度 |
|---|---|---|---|---|---|---|
| UCIe 2.0 | Intel + 联盟 | Up to 64 GT/s | <2ns | 开放标准 | 通用 Die-to-Die | ⭐⭐⭐⭐ |
| CXL 3.1 | PCIe 扩展 | Up to 64 GT/s | ~100ns | 开放标准 | 机柜级缓存一致性 | ⭐⭐⭐⭐ |
| NVLink | NVIDIA | 900 GB/s | 极低 | 私有 | GPU 互连 | ⭐⭐⭐⭐⭐ |
| Infinity Fabric | AMD | ~400 GB/s | 低 | 私有 | AMD CPU/GPU | ⭐⭐⭐⭐⭐ |
| BoW (Bridge of We) | 中国 CRVIC | ~32 GT/s | <5ns | 中国标准 | 中国 Chiplet | ⭐⭐⭐ |
| AxSI | Arm | Up to 64 GT/s | <2ns | 半开放 | Arm 生态 Chiplet | ⭐⭐⭐ |
UCIe 成为事实标准: Intel 主导但开放，AMD/NVIDIA/TSMC 都加入。2025-2026 将成为大多数 Chiplet 设计的首选互连。
私有协议仍主导高端: NVIDIA NVLink 和 AMD Infinity Fabric 性能远超 UCIe，AI 加速器不会轻易切换。
中国 BoW 是变量: 中国版 Chiplet 互连标准，如果中国 AI 芯片大规模采用，可能形成独立生态。
创业策略: 做同时支持 UCIe + CXL + 私有互连的 “互连无关” 工具，降低客户切换成本。
趋势: 未来芯片设计 = 选 Chiplet IP + 组装 + 封装。不需要从头设计所有模块。
类比: Chiplet IP 之于芯片 = SaaS 之于软件 — 不需要自建，按需订阅/授权。
市场规模: 预计 2030 年 Chiplet IP 市场达 $5B+ (目前 <$0.5B)。
创业机会: 做特定功能的 Chiplet IP 核 (AI 加速/安全/网络) — 类似做 "App Store for Chiplet"。
| 封装技术 | 提供方 | 互连密度 | 适用规模 | 成本/片 | 产能瓶颈 |
|---|---|---|---|---|---|
| CoWoS-S | TSMC | 中 (硅中介层) | ~800mm² | $5K-10K | 🔴 严重不足 |
| CoWoS-L | TSMC | 高 (RDL + 局部硅) | ~2000mm² | $8K-15K | 🔴 严重不足 |
| CoWoS-R | TSMC | 低 (RDL only) | ~400mm² | $2K-5K | 🟡 扩产中 |
| InFO-POP | TSMC | 低 | 手机级 | $200-500 | 🟢 充足 |
| SoIC | TSMC | 极高 (3D 堆叠) | 面贴合 | $10K+ | 🔴 极缺 |
| EMIB | Intel | 中 (2.5D) | 多芯片 | $3K-8K | 🟡 良率提升中 |
| Foveros | Intel | 高 (3D 堆叠) | 面贴合 | $5K+ | 🟡 良率提升中 |
| XDFOI | 长电科技 | 中 (2.5D) | ~600mm² | $2K-5K | 🟢 中国产能充足 |
核心瓶颈: CoWoS-S/L 和 SoIC 产能严重不足，交期 6-12 月，是整个 AI 芯片供应链的最大瓶颈。
中国机会: XDFOI 虽然技术密度低于 CoWoS，但产能充足且不受制裁限制。对于中端 AI 芯片已够用。
成本趋势: 先进封装成本占比从 10% 升至 30-40%，封装不再是 "后端工艺"，而是核心设计约束。
创业含义: 封装成本/产能约束直接影响 Chiplet 架构决策。做封装感知的架构探索工具 = 刚需。